可伸缩的、非对称多核处理器发布了

EnSilica添加到其家族eSi-RISC处理器核心的发射eSI-32X0MP可伸缩的、不对称的多核处理器。

eSi-32X0MP目标应用程序需要一个高水平的处理每兆赫和低功耗小的足迹,如低功耗无线,LTE Cat-0和其他物联网标准以及可伸缩的传感器(触摸屏和智能传感器),Gbit安全协议和固态磁盘水准测量算法处理。

典型的配置eSi-32X0MP解决无线/移动标准由非对称双核心处理器。一个处理器优化实现物理层(试)处理,第二个核心优化运行一个先进的协议栈。然而,eSi-32X0MP可以配置一个无限数量的处理器根据应用程序。事实上,早日实现已经在生产7个核心esi - 3250议员multi-gigabit包处理器加速。

eSi-32X0MP PHY核心提供先进的DSP与dual-MAC加速度和SIMD指令对于复杂的运算以及快速分裂,平方根和日志计算加速度。第二个核心的先进的协议栈加速各种位域操作,如快速插入和提取,和循环冗余检查器(CRC)。处理器子系统可以增强水平处理包括FFT /之象征,DFT,维特比和涡轮解码使用硬件加速器EnSilica eSi-Comms的可选的IP库。安全层可以实现借助内存保护单元(单片机),真正的随机数生成器(TRNG)和可选硬件加速器Snow3G、AES、RSA和ECC EnSilica eSi-Crypto的IP库。

先进的节能、eSi-32X0MP实现时钟和电源控制。功率控制是通过UPF-based支持(统一格式)设计兼容标准的前端和后端EDA工具流。Load-locked和条件存储指令提供支持人性讲堂通信。处理器和工具链完全支持多核调试。

每个核心可以提供3.72 CoreMark MHz,当速度优化在台积电28 nm HPC的过程中,可以以超过1 ghz的动态功率仅为14.4每核心µw / MHz。当功率动态功率优化为每个核心只有5.09µw / MHz。

“eSi-32X0MP理想实现低功耗无线网络和无线/移动物联网标准如LTE Cat-0,”伊恩Lankshear说,首席执行官EnSilica“多核体系结构提供了特殊的处理性能在成熟的几何图形。例如,一个180纳米双核配置可以交付500 MIPS的门数少于50 k NAND等效门了。”

“采用高度紧凑eSi-32X0MP不对称双处理器架构为我们的触摸屏控制器的发展促进了一种新型高性能集成电路高端解决方案应用程序不需要搬到一个更高级的过程几何,”Ken崔说,副总统,所罗门的工程设计Systech有限。

“eSi-32X0MP为我们提供了一个优化的平台来解决物联网无线标准有两个高度耦合的核心,每个任务的加速手但仍然受益于一个共享开发工具链,”博士说Sondur Lakshmipathi Mymo无线的首席执行官。”此外,EnSilica eSi-Comms IP完全集成的套件提供加速度的符号处理操作水平。”

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